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RS-485总线节点设计

[日期:2018-02-26] 来源:  作者:湖北 朱少华 [字体: ]

  下图显示的总线节点包含收发器、基于FPGA的控制器、防浪涌电阻器和用于避雷的瞬态抑制器。收发器引出线将总线端子(A/Y,B/Z)放在lC的一侧,将单端数据线(DI、RO)和控制线(DE、/RE)放在另一侧,从而简化了设计。

总线节点

 


  为了将电磁干扰降到最低,必须部署可控阻抗传输线。在总线侧,总线迹线的差分阻抗必须与传输媒介的特性阻抗(100Ω或120Ω)匹配。在控制侧,单端迹线的线路阻抗通常设置为50Ω。
  
  在由收发器和控制器组成的简单总线节点中,通过谨慎选择迹线长度、宽度、高度和间距,以及通过与低电感参考面(接地层或电源层)的紧密电耦合,可相对容易地实现可控阻抗传输线。必须计算控制器和收发器连接迹线以及收发器和线缆连接器之间的差分信号迹线的长度。在每个连接的情况下,电长度应当比驱动器输出上升时间的1/10短,该关系可表示如下:
  
  其中:Ltrace是迹线长度(英尺)t提驱动器上升时间(秒)V=信号速度(光速的百分比)c=光速(9.8x108英尺/秒)对于接地层上方的紧邻单端线路,例如推荐用于连接控制器与收发器的线路,相对信号速度为56%。使用2ns ISL3159E上升时间可以计算出迹线长度最大为33mm。
  
  收发器至线缆连接器的迹线长度可按照标准FR4衬底上迹线的相对信号速度(亦即40%)来计算。在此情况下,计算得出的最大迹线长度为24mm。
  
  下图所示的避雷元件会使设计变得复杂。可以使用FiELD Solver软件工具准确计算需要的迹线几何尺寸。
  
  该软件可计算特性阻抗、信号速度、串扰和差分阻抗,并允许用户评估几乎任意几何形状。除了考虑一阶项,例如线宽、介电层厚度和介电常数,还可以考虑二阶项,如迹线厚度、阻焊层和迹线回蚀。

  在PCB设计方面,为了将电磁干扰降到最低,至少需要采用四层。这些层应当以下图所示顺序层叠,顶层为高速信号层,然后是接地层和电源层,底层是控制信号层。
  
  将高速迹线布置于顶层的方案,有助于避免与添加通孔(vias)有关的额外复杂性和电感,同时使得从总线连接器到收发器总线端子和从收发器的高速单端数据线到节点控制器的互连更加整洁。
  
  将整片(solid)接地层放在高速信号层下面可建立传输线互连所需的可控阻抗,并为返回电流提供低电感路径。将电源层放在接地层下面可产生额外的高频旁路电容
  
  将速度较低的控制(启用)信号放在底层可提供更大的灵活性。这些信号链路通常具有针对间断点(如通孔)的容限,而且这种分隔几乎消除了来自高速数据迹线的串扰。

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